William Sandqvist Övning 10 Processorkonstruktion med pipe-line.

En presentation över ämnet: "William Sandqvist Övning 10 Processorkonstruktion med pipe-line."— Presentationens avskrift:

1 William Sandqvist william@kth.se Övning 10 Processorkonstruktion med pipe-line

2 William Sandqvist william@kth.se Assemblerprogram C In- och utmatning Avbrott och "trap" Cacheminnen Trådar, synkronisering CE F1 CE F3 CE F4 CE F5 CE F6 CE F7 CE F8 CE F9 CE F10 CE F2 CE Ö4 CE Ö1 CE Ö2 CE Ö3 CE Ö10 CE Ö7 CE Ö8 CE Ö9 CE Ö5CE Ö6 lab nios2time hemlab C lab nios2io lab nios2int hemlab cache hemlab trådar tentamen Datorteknik övning 10

3 William Sandqvist william@kth.se KIA’s fabrik i Slovenien En bil i minuten lämnar bandet – tar det en minut att bygga en bil? Nej för KIA's fabrik utanför Zilina tar det 18 mantimmar att bygga en bil (detta är ändå världsrekord! Toyota behöver c:a 30 mantimmar). Lösningen är en Pipeline. 18 timmar är 1080 minuter, så bygget kan ske parallellt vid 1080 enminutersstationer. Fabriken har 3000 anställda som arbetar i treskift, dvs 1000 arbetare per skift. Många av station- erna är således helt robotiserade.

4 William Sandqvist william@kth.se Produktions-störning? Måste man stoppa det löpande bandet kan det ta upp till 1080 minuter innan en ny bil kan levereras efter stoppet! Det är därför arbetsledarna längs bandet är så nervösa …

5 William Sandqvist william@kth.se ( Pipeline i datorer? ) Hyper Pipeline 20-steg (Pentium 4, år 2000) Därefter infördes Hyper Pipeline 31-steg! (år 2004)

6 William Sandqvist william@kth.se ( Nios II pipeline ) Nios II kan ha 5-stegs eller 6-stegs pipeline. (Eller sakna pipeline).

7 William Sandqvist william@kth.se 2-steg, 2-stegs pipeline För att utföra en instruktion behövs två faser, FETCH och EXECUTE. Eftersom de två faserna kan göras oberoende av varandra kan man införa en två-stegs pipeline. (Exempel – PIC-processor).

8 William Sandqvist william@kth.se 4-steg De två grundläggande faserna FETCH och EXECUTE kan delas in i fler delfaser.

9 William Sandqvist william@kth.se De fyra stegen i detalj

10 William Sandqvist william@kth.se CPU med 4-steg Observera! Det är en och samma Register File som är ritad på två ställen!

11 William Sandqvist william@kth.se Register och kombinatorik

12 William Sandqvist william@kth.se Skiftregister? Kommer Du ihåg digitalteknikens skiftregister?

13 William Sandqvist william@kth.se CPU med 4-stegs pipeline Om man kompletterar registren med några extra vippor så kan de fungera som skiftregister för instruktionerna – pipeline! Tack vare NiosII:s instruk- tionsformat räcker det att lägga till ett fåtal vippor för att få en 4-stegs pipeline!

14 William Sandqvist william@kth.se 4-stegs pipeline En instruktion blir färdig varje klockcykel, i stället för var fjärde!

15 William Sandqvist william@kth.se Problem: Data dependency RAW, Read After Write – instruktioner. R1 = R2 + R3 R4 = R5 + R6 R7 = R4 + R1

16 William Sandqvist william@kth.se Lösning? (1)  Processorn bromsar exe- kveringen i två klockcykler så att R1 och R4 hinner tas fram.  Kompilatorn skjuter in två NOP-instruktioner så att R1 och R4 hinner tas fram.  Kompilatorn hittar två oberoende instruktioner som ändå ska utföras och använder dessa i stället för de två NOP-instruktionerna! = SUPERSMART!

17 William Sandqvist william@kth.se Inför nya datavägar (2)

18 William Sandqvist william@kth.se Data forwarding R1 = R2 + R3 R4 = R5 + R6 R7 = R4 + R1 Processorn ”väljer” automatiskt den av datavägarna som leder till det senaste datat. NiosII:s instruktionsformat visar direkt vilka register som de olika instruktionerna använder.

19 William Sandqvist william@kth.se Load och Store, 5-stegs pipeline Indexerad operandutpekning är bra att ha

20 William Sandqvist william@kth.se CPU med 5-stegs pipeline Addera offset! Skriv/Läs minnet

21 William Sandqvist william@kth.se 5-stegs pipeline

22 William Sandqvist william@kth.se De fem stegen i detalj

23 William Sandqvist william@kth.se Problem: Load delay ”Stall” eller införa en NOP nödvändigt. Nya datavägar kan inte lösa problemet. ( Alternativt att hitta en nyttig instruktion i NOP :s ställe! )

24 William Sandqvist william@kth.se Problem: Data dependency RAW, Read After Write – instruktioner. R1 = R2 + R3 R9 = R5 + R6 R7 = R10 + R4 R8 = R7 + R1 RAW-konflikten kan lösas genom att skjuta in tre NOP (eller andra, ”nyttiga”, instruktioner) mellan WB och FO.

25 William Sandqvist william@kth.se Alternativ lösning, nya datavägar Även vid 5-stegs pipeline kan således RAW-konflikten lösas med hjälp av nya datavägar. Data Forwarding.

26 William Sandqvist william@kth.se Problem: Delayed branching OBS! Alltid!

27 William Sandqvist william@kth.se Utnyttja hoppluckan!  Kanske skadar det inte att den efterföljande instruktionen utförs? I så fall kan den stå kvar.  Annars placerar man en onyttig NOP instruktion som skydd.  Eller så placerar man en nyttig instruktion där som ändå skall utföras.

28 William Sandqvist william@kth.se ( Datorarkitektur. Hopp statistik ) 20% av vanlig programkod är hoppinstruktioner – var femte instruktion är således ett hopp. 80% av hoppinstruktionerna är vilkorliga hopp. 75-80% av de hoppen utförs. Statisk hoppgissning: Bästa gissningen blir således att gissa att alla vilkorliga hopp utförs! Den gissningen går hem i 75% av fallen.

29 William Sandqvist william@kth.se ( Dynamisk hoppgissning ) Ex. Pentiums hoppgissning: Det krävs ”två i rad” utförda hopp eller uteblivna hopp för att hoppgissningen ska ändras. - Gissar man hopp laddas pipelinen med instruktioner från hoppdestinationen. - Gissar man uteblivet hopp laddas pipelinen med efter- följande instruktioner. Gissar man rätt sparar man tid – gissar man fel måste pipelinen ”startas om”. NiosII processorn har en sådan dynamisk hoppgissning.

30 William Sandqvist william@kth.se ( Två nivåers hoppgissning ) Pentium Pro har lång pipeline (31 steg) och måste därför kunna ”gissa” hoppen ändå bättre! Hoppmönstret av de senaste fyra hoppen, aktiverar en av sexton ”två i rad-kretsar” som gör gissningen. Ett sådant anordning klarar att ”lära” sig olika hoppmönster. Resultatet blir bättre än 90% korrekta gissningar.

31 William Sandqvist william@kth.se ( Principschema ) Två nivåers hopp-gissning bygger på ett skiftregister, en avkodare, och 16 st ”två i rad” sekvensnät (av den tidigare visade typen).

32 William Sandqvist william@kth.se ( Mapping/Re-mapping och Branch prediktion ) Intel Itanium kan ändra ordningen på instruktionerna (och ändra tillbaka ordningen på resultaten) för att slippa stoppa pipelinen.

33 William Sandqvist william@kth.se T yp-tenta (13/1 2009): Uppgift 5

34 William Sandqvist william@kth.se a) 4-stegs, delay slot, data forward. Skriv om NiosII-koden för processorn. i1 CSM: MOVI R8,0 i2 MOVI R9,0 i3 ORI R10,R0,0xffff i4 CKLOOP: LDH R8,0(R4) i5 SUBI R5,R5,2 i6 ADDI R4,R4,2 i7 BGE R5,R0,CCONT i8 ANDI R8,R8,0x00ff i9 CCONT: ADD R11,R9,R8 i10 AND R9,R10,R11 i11 BEQ R9,R11,CNOCY i12 ADDI R9,R9,1 i13 CNOCY: BGT R5,R0,CKLOOP i14 MOV R2,R9 i15 RET i16 OTHER: MOVI R2,17 NOP Oberoende instruktion! ADDI R4,R4,2 NOP R2 används ej i loopen – får skrivas över!

35 William Sandqvist william@kth.se b) 4-stegs, ingen delay slot, ingen data forward. Skriv om koden. i1 CSM: MOVI R8,0 i2 MOVI R9,0 i3 ORI R10,R0,0xffff i4 CKLOOP: LDH R8,0(R4) i5 SUBI R5,R5,2 i6 ADDI R4,R4,2 i7 BGE R5,R0,CCONT i8 ANDI R8,R8,0x00ff i9 CCONT: ADD R11,R9,R8 i10 AND R9,R10,R11 i11 BEQ R9,R11,CNOCY i12 ADDI R9,R9,1 i13 CNOCY: BGT R5,R0,CKLOOP i14 MOV R2,R9 i15 RET i16 OTHER: MOVI R2,17 RAW-problem? NOP

36 William Sandqvist william@kth.se c) 5-stegs, ingen delay slot, data forward. Skriv om koden för processorn. i1 CSM: MOVI R8,0 i2 MOVI R9,0 i3 ORI R10,R0,0xffff i4 CKLOOP: LDH R8,0(R4) i5 SUBI R5,R5,2 i6 ADDI R4,R4,2 i7 BGE R5,R0,CCONT i8 ANDI R8,R8,0x00ff i9 CCONT: ADD R11,R9,R8 i10 AND R9,R10,R11 i11 BEQ R9,R11,CNOCY i12 ADDI R9,R9,1 i13 CNOCY: BGT R5,R0,CKLOOP i14 MOV R2,R9 i15 RET i16 OTHER: MOVI R2,17 5-stegs pipeline kräver NOP efter load om beroende instruktion följer. Instruktionen efter Load är oberoende av R8! Ingen åtgärd behövs således. Motiveringen är avgörande för poäng! Att inte skriva något är inte svar på frågan!

37 William Sandqvist william@kth.se e) (5-stegs, delay slot, data forward). Hur påverkas körningen om det bara finns en gemensam cache, inte separata D och I-cachar! Instruktioner kan inte hämtas samtidigt som load eller store utförs. I detta program stoppar LDH R8,0(R4) upp hämtningen av SUBI R5,R5,2. Effekten blir som några extra NOP. Det är som om den första och den sista stationen längs ett löpande band skulle använda samma verktygslåda! Bättre med egna verktyg till varje station!

38 William Sandqvist william@kth.se Repris: I-cache och D-cache

39 William Sandqvist william@kth.se Repris: I-Cache och D-Cache FI FO MEM WB

40

41 William Sandqvist william@kth.se (Typtenta 13/1 2009) uppgift 1 Lösning sker på whiteboard-tavlan.

42 William Sandqvist william@kth.se (Typtenta 13/1 2009) uppgift 1

43 William Sandqvist william@kth.se Typtenta uppgift 2 Assemblerprogram Lösning på whiteboard- tavlan.

44 William Sandqvist william@kth.se Typtenta uppgift 3 In och utmatning och avbrott Lösning på whiteboard- tavlan.

45 William Sandqvist william@kth.se Typtenta uppgift 3

46 William Sandqvist william@kth.se Typtenta uppgift 3

47

48 William Sandqvist william@kth.se Typtenta uppgift 4 Cache-minnen Lösning sker på whiteboard- tavlan.

49 William Sandqvist william@kth.se Typtenta uppgift 4

50 William Sandqvist william@kth.se Typtenta uppgift 6 Lösning sker på whiteboard- tavlan. Numera innehåller uppgifterna 50% om kod för tex. trådbyte.

51 William Sandqvist william@kth.se Typtenta uppgift 6

52 William Sandqvist william@kth.se Typtenta uppgift 6