Digitala CMOS-grindar ETAC48 Föreläsning 3 Digitala CMOS-grindar Innehåll Primitiva byggelement i digital ASIC konstruktion CMOS-grindens funktion CMOS-grindens omslagskarakteristik Effektförbrukning i digitala CMOS grindar CMOS grindens area Copyright Bengt Oelmann 2002 BO

Primitiva byggelement – grindar Digital ASIC-konstruktion Grindar är det minsta byggelementet ASIC-konstruktören använder sig av färdigkonstruerade grindar – s.k. standard-celler Ett standard-cell bibliotek innehåller omkring 70-200 celler Copyright Bengt Oelmann 2002

Standard-cell bibliotek Modellering av grindar A B Z VHDL-kod Standard-cell bibliotek Automatisk syntes Modeller för grindarna: Grindfördröjningar Effektförbrukning Area Logisk funktion Fördröjningar Grindnätlista Ingångskapacitans Automatisk Place&Route Drivförmåga Effektförbrukning Layout Tillverkning av IC Area Copyright Bengt Oelmann 2002

CMOS grindens funktion MOS-transistorn nMOS pMOS MOS-transistorn som digital switch Komplementär logik (CMOS-grindar) CMOS inverteraren Serie- och parallellkoppling av MOS-transistorer Konstruktion av logiska funktioner med CMOS-grindar Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 nMOS transistorn nMOS transistorn har tre anslutningar Gate (G) Source (S) Drain (D) Spänningen VGS konstrollerar strömmen IDS För digitala kretsar är VGS antingen 0V eller VDD I=0 I flyter AV (öppen) PÅ (stängd) Copyright Bengt Oelmann 2002

nMOS transistorn som switch I digitala kretsar kan MOS-transistorn ses som en ideal switch Spänning (VGS) 0 V VDD Logiskt värde 1 tillstånd AV PÅ I = 0 I flyter AV (öppen) PÅ (sluten) Copyright Bengt Oelmann 2002

pMOS transistorn som switch pMOS transistorn är det logiska komplementet till nMOS, d.v.s. pMOS transistorn leder då VGS är 0 och är stängd då VGS = VDD Spänning (VGS) 0 V VDD Logiskt värde 1 tillstånd PÅ AV kretssymbol Switch modell PÅ (sluten) AV (öppen) Copyright Bengt Oelmann 2002

Komplementära par av nMOS och pMOS Konstruera en inverterare … 0 in 1 in CMOS inverterare … med MOS transistorer nMOS/pMOS par Låg gate-spänning Hög gate-spänning pMOS PÅ nMOS AV pMOS AV nMOS PÅ Copyright Bengt Oelmann 2002

Seriekoppling av MOS transistorer Koppling mellan transistorerna x kopplas till y om och endast om A=1 och B=1 x kopplas till y om och endast om A=0 och B=0 Seriekoppling verkar som en OCH-funktion nMOS: x kopplas till y är sant då: A·B pMOS: x kopplas till y är sant då: A·B Copyright Bengt Oelmann 2002

parallellkoppling av MOS transistorer x kopplas till y om antingen A=1 eller B=1 (eller bägge) x kopplas till y om antingen A=0 eller B=0 (eller bägge) Parallellkoppling verkar som en ELLER-funktion nMOS: x kopplas till y är sant då: A+B pMOS: x kopplas till y är sant då: A+B Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 NAND-grind 1(2) Funktion g = A·B VDD (’1’) g g blir ’1’ då A’ + B’ är sann A B g 1 g VSS (’0’) g blir ’0’ då A·B är sann Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 NAND-grind 2(2) Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 Komplexa CMOS grindar Komplexa logiska funktioner kan byggas upp av enkla grindar … NAND, NOR, NOT … eller med en enda komplex CMOS grind Generell modell för en CMOS grind: pMOS-träd nMOS-träd Copyright Bengt Oelmann 2002

Konstruktion av CMOS-grind Logisk funktion: g = AB+C Ta fram logisk funktion för nMOS-trädet (gn) gn = AB+C Ta fram logisk funktion för pMOS-trädet (gp) gp = AB+C = (A+B)C A+B ·C A·B +C Copyright Bengt Oelmann 2002

CMOS grindens omslagskarakteristik MOS transistorns elektriska modell RC-modell för inverteraren Fördröjningar Bidrag till fördröjningar i grindar Reducera fördröjningar Dimensionering av CMOS-grindar Bestämningar av omslagsnivå Reducera grindfördröjningar Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 MOS transistorn Strömmen IDS bestäms av Spänningarna på G, S, D Transistorns storlek W/L-förhållandet CMOS teknologin IDS i mättnad G S D IDS n+ L W G S D IDS Teknologi Transistorstorlek Spänningar n+ P-sub G S D IDS Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 RC-modell En förenklad modell för att bestämma fördröjningar i CMOS grindar ON-resistans: R L/W Source/Drain kapacitanser: CW Gate-kapacitans: C WL Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 Switching modell Stig- och falltider Stigtid: Falltid: Grindfördröjning Låg-till-hög: Hög-till-låg: Copyright Bengt Oelmann 2002

CMOS grindens elektriska gränssnitt VDD VSS RP RN Övergång från 0 till 1 laddas utgångens kapacitans upp via RON till VDD A B VDD VSS RP RN Övergång från 1 till 0 laddas utgångens kapacitans ur via RON till VSS CINA CINB CO CEXTERNAL-LOAD CO är summan av drain-kapacitanserna från p- och nMOS transistorerna Copyright Bengt Oelmann 2002

Elektrisk modellering av grind Modellering av grindar A B Z A B CO CINA CINB VDD VSS RP RN Logisk funktion Fördröjningar [ns] In-kapacitans [pF] Drivförmåga [ns/pF] Effektförbrukning Area Copyright Bengt Oelmann 2002

Effektförbrukning i CMOS grind Intressant mått på effektförbrukning är medeleffekten! Gör det enkelt att ta fram hur mycket energi som kretsen kräver – hur lång tid räcker batterierna Intressant mått för att bestämma värmeutvecklingen från kretsen Copyright Bengt Oelmann 2002

Copyright Bengt Oelmann 2002 Ideal CMOS grind I en ideal CMOS grind Finns det ingen direkt väg från VDD till VSS eftersom pMOS-trädet aldrig leder samtidigt som nMOS-trädet Gate-ingången har oändlig ingångsimpedans  strömmen in = 0 Idealt – så är effektförbrukningen = 0 i vila Copyright Bengt Oelmann 2002

Statisk effektförbrukning Läckströmmar i backspända PN-dioder som är parasitkomponenter i MOS transistorn n+ P-sub G S D Copyright Bengt Oelmann 2002

Dynamisk effektförbrukning Effektförbrukning som kommer sig av upp- och urladdning av kapacitanser Insignal A Utsignal Z CL T Ström från VDD Copyright Bengt Oelmann 2002

Dynamisk effektförbrukning Copyright Bengt Oelmann 2002

Modellering av effektförbrukning CO VDD VSS RP RN Modellering av grindar A Z B Logisk funktion Fördröjningar Ingångskapacitans Drivförmåga Effektförbrukning Area Copyright Bengt Oelmann 2002

Area för standard-cell (inv) Modellering av grindar A B Z VDD (MET2) Cell-area Logisk funktion A (MET1) Z (MET1) Fördröjningar Ingångskapacitans Drivförmåga VSS (MET2) Effektförbrukning Area (m)2 Copyright Bengt Oelmann 2002